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[发明专利]存储器设备和操作存储器设备的方法-CN202010547078.0在审
发明人：梁喆宇 -专利权人：爱思开海力士有限公司
申请日： 2020-06-16 - 公布日： 2021-03-23 - 主分类号： G11C7/10 文献下载
摘要：页缓冲器包括用于感测和存储来自存储器单元的数据的位线感测电路、锁存器和主锁存器。位线感测电路通过位线与存储器单元耦合，并且被配置为执行对被存储在存储器单元中的第一数据进行感测的位线感测操作。锁存器控制电路与位线感测电路耦合。主锁存器通过锁存器控制电路与位线感测电路耦合，并且主锁存器被配置为执行将所感测的第一数据进行存储的主锁存器操作。高速缓存锁存器与主锁存器耦合，并且被配置为执行将被存储在主锁存器中的第二数据进行存储的高速缓存锁存器操作。其中，高速缓存锁存器操作的一时间段与位线感测操作的一时间段重叠。
存储器设备操作方法

[发明专利]感测放大器和使用感测放大器的半导体存储装置-CN201811555987.8有效
发明人：玉承翰;具尚铉 -专利权人：爱思开海力士有限公司
申请日： 2018-12-19 - 公布日： 2023-03-21 - 主分类号： G11C7/06 文献下载
摘要：一种感测放大器包括锁存型感测单元，锁存型感测单元检测位线与取反位线之间的电压差以及在第一锁存输出节点与第二锁存输出节点之间引起电压差。感测放大器还包括第一锁存连接单元，第一锁存连接单元将所述位线电连接到所述第一锁存输出节点，以及将所述位线与所述第一锁存输出节点断开。
放大器使用半导体存储装置

[发明专利]半导体存储器装置及其操作方法以及半导体存储器系统-CN202110382033.7在审
发明人：崔亨进 -专利权人：爱思开海力士有限公司
申请日： 2021-04-09 - 公布日： 2021-12-10 - 主分类号： G11C16/14 文献下载
摘要：半导体存储器装置可以包括缓存锁存电路和感测锁存电路。缓存锁存电路可以存储设置数据。感测锁存电路可以存储感测数据。
半导体存储器装置及其操作方法以及系统

[发明专利]半导体存储器装置及其多位数据感测方法-CN201811441122.9在审
发明人：金经纶;徐寧焄;张寿凤 -专利权人：三星电子株式会社
申请日： 2018-11-29 - 公布日： 2019-06-25 - 主分类号： G11C7/06 文献下载
摘要：提供了半导体存储器装置及其多位数据感测方法。该半导体存储器装置包括：存储器单元，存储多位数据；以及位线感测放大器，以开放位线结构连接到存储器单元的位线和与存储器单元对应的互补位线。位线感测放大器包括第一锁存器和第二锁存器，第一锁存器顺序地感测存储的多位数据的第一位和第二位并且向第二锁存器发送感测的第一位，第二锁存器感测来自第一锁存器的发送的位。
锁存器感测多位数据半导体存储器装置存储器单元位线感测放大器存储发送互补位线结构连接开放位线位线

[发明专利]存储器件的页面缓冲器电路及编程方法-CN200610156436.5无效
发明人：成镇溶 -专利权人：海力士半导体有限公司
申请日： 2006-12-31 - 公布日： 2008-04-02 - 主分类号： G11C16/06 文献下载
摘要：一种存储器件的页面缓冲器电路，所述存储器件包括与至少位线对相连的多个多级单元(MLC)，页面缓冲器电路包括最高有效位(MSB)锁存器、最低有效位(LSB)锁存器、数据I/O电路、反相输出电路、MSB校验电路和MSB锁存器配置成响应于控制信号来对感测节点的电压进行感测，并存储高感测数据，且输出反相的高感测数据，或者存储输入数据并输出反相的输入数据。LSB锁存器响应于所述控制信号来对感测节点的电压进行感测，并存储和输出低感测数据，或者存储和输出通过MSB锁存器接收的输入数据。数据I/O电路连接至MSB锁存器和数据I/O线，并配置成执行感测数据的输入和输出或编程数据的输入和输出。
存储器件页面缓冲器电路编程方法

[发明专利]用于执行连续数据输出操作的管道锁存器电路-CN202111391580.8在审
发明人：金光淳 -专利权人：爱思开海力士有限公司
申请日： 2021-11-23 - 公布日： 2022-11-11 - 主分类号： G11C7/10 文献下载
摘要：提供一种用于执行连续数据输出操作的管道锁存器电路。管道锁存器电路包括：数据锁存器电路，该数据锁存器电路被配置成基于输入控制信号来锁存输入数据并且基于输出控制信号来将被锁存的输入数据作为锁存数据输出；感测放大电路，该感测放大电路被配置成基于和输出控制信号来感测并放大锁存数据；以及数据驱动电路，该数据驱动电路被配置成基于和输出控制信号来从锁存数据驱动输出数据。
用于执行连续数据输出操作管道锁存器电路

[发明专利]页面缓冲器和非易失性存储器设备-CN200610101125.9有效
发明人：姜周我;金钟和;金武星 -专利权人：三星电子株式会社
申请日： 2006-07-04 - 公布日： 2007-01-10 - 主分类号： G11C16/06 文献下载
摘要：该页面缓冲器包括：感测节点，其选择性地连接到存储单元阵列的位线；主锁存电路，其包括第一和第二主锁存节点，其中第一主锁存节点选择性地连接到感测节点；和锁存输入节点，其选择性地连接到第一和第二主锁存节点。该页面缓冲器还包括：高速缓存锁存电路，其包括第一和第二高速缓存锁存节点；开关电路，其将第二高速缓存锁存节点选择性地连接到锁存输入节点；和共享感测电路，其连接于锁存输入节点与参考电位之间。该共享感测电路响应于感测节点的电压和第一高速缓存锁存节点的电压，将锁存输入节点选择性地连接到参考电位。
页面缓冲器非易失性存储器设备

[发明专利]使用动态锁存器提供多个偏置电压的存储器装置-CN202211034968.7在审
发明人：河合鉱一;蒲田佳彦 -专利权人：美光科技公司
申请日： 2022-08-26 - 公布日： 2023-03-03 - 主分类号： G11C7/10 文献下载
摘要：本申请的实施例涉及使用动态锁存器提供多个偏置电压的存储器装置。存储器装置包含耦合到感测节点的感测放大器SA锁存器。动态锁存器DL连接到所述SA锁存器并且耦合到感测节点。感测线包含所述感测节点并且选择性地连接到所述SA锁存器、所述DL及位线，所述位线耦合到存储器单元串。控制逻辑耦合到所述SA锁存器及所述DL，并且使预编程验证电压将所述感测节点升压；及响应于检测到存储在SA锁存器中的高位值，使电压接通DL设置晶体管，使得将第一偏置电压或第二偏置电压存储在锁存器晶体管处。
使用动态锁存器提供偏置电压存储器装置

[发明专利]页缓冲器以及具有该页缓冲器的半导体存储器装置-CN202110200138.6在审
发明人：朴康愚 -专利权人：爱思开海力士有限公司
申请日： 2021-02-23 - 公布日： 2021-12-28 - 主分类号： G11C16/10 文献下载
摘要：该页缓冲器可包括：感测节点，其电位在数据感测操作期间基于流过位线的电流量来控制，在数据传输操作期间基于页缓冲器公共节点的电位来控制；以及主锁存器组件，其被配置为基于感测节点的电位来锁存数据，其中，主锁存器组件在数据传输操作期间根据第一跳闸电压和感测节点的电位来锁存数据，并且在数据感测操作期间根据第二跳闸电压和感测节点的电位来锁存数据，第一跳闸电压和第二跳闸电压不同。
缓冲器以及具有半导体存储器装置

[发明专利]服务混合负荷中有效使用数据锁存器的存储器裸芯和方法-CN201511009140.6有效
发明人： D.E.图尔斯;A.P-L.高;A.马诺哈 -专利权人：桑迪士克科技有限责任公司
申请日： 2015-12-29 - 公布日： 2019-05-21 - 主分类号： G06F3/06 文献下载
摘要：在一个实施例中，提供了存储器裸芯，其包括：非易失性存储器，以物理页而组织；转移数据锁存器，与所述非易失性存储器通信；至少一个辅助数据锁存器，与所述转移数据锁存器通信；以及电路。所述电路被配置为接收多个感测命令，其中每个感测命令指示在所述非易失性存储器中的将被感测的物理页以及将存储在所述至少一个辅助数据锁存器中的所述物理页的一部分。对于每个感测命令，所述电路被配置为将来自由所述感测命令感测的物理页的数据存储在所述转移数据锁存器中并且将来自由所述感测命令指示的所述物理页的部分的数据移动到在所述至少一个辅助数据锁存器中的可用位置。
服务混合负荷有效使用数据锁存器存储器方法

[发明专利]页缓冲器电路、半导体存储器设备及其操作方法-CN202210943552.0在审
发明人：崔亨进 -专利权人：爱思开海力士有限公司
申请日： 2022-08-08 - 公布日： 2023-05-19 - 主分类号： G11C16/26 文献下载
摘要：一种页缓冲器电路包括感测锁存器电路和高速缓存锁存器电路。感测锁存器电路被配置为在正常读取操作期间接收并感测存储器单元中所存储的数据。高速缓存锁存器电路被配置为在挂起读取操作期间接收并感测存储器单元中所存储的数据。
缓冲器电路半导体存储器设备及其操作方法

[发明专利]用于低供电电压操作的感测放大器架构-CN202110259498.3在审
发明人： H·亚比;K·林 -专利权人：闪迪技术有限公司
申请日： 2021-03-10 - 公布日： 2021-12-28 - 主分类号： G11C7/06 文献下载
摘要：本发明题为“用于低供电电压操作的感测放大器架构”。本发明描述了用于通过在感测操作期间动态调整数据锁存器晶体管的体效应来减少存储器单元感测操作(诸如存储器读取操作)的每位能量的系统和方法。执行存储器单元感测操作所需的能量的显著分量可对应于通过感测放大器电路内的数据锁存器的低阈值电压(VT)晶体管的寄生电流。为了在使用降低的数据锁存器的供电电压的同时降低存储器单元感测操作的每位能量，可动态调整数据锁存器内选定数量的低VT晶体管的体效应，使得在将新数据锁存到数据锁存器中期间体效应最小化或不存在，然后在将新数据锁存到数据锁存器中之后增大体效应
用于供电电压操作放大器架构

[发明专利]非易失性存储器装置及其操作方法-CN202010061134.X在审
发明人：李秀雄;金贤真;郑宰镛 -专利权人：三星电子株式会社
申请日： 2020-01-19 - 公布日： 2020-08-18 - 主分类号： G11C16/26 文献下载
摘要：页缓冲器电路包括多个第一页缓冲器和多个第二页缓冲器，其各自包括感测锁存器、数据锁存器和高速缓存锁存器。感测锁存器感测存储在存储器单元阵列中的数据并将所感测的数据转储到数据锁存器，数据锁存器将由感测锁存器转储的数据转储到高速缓存锁存器，并且高速缓存锁存器将由数据锁存器转储的数据发送到数据I/O电路。在包括在多个第一页缓冲器中的至少一个中的高速缓存锁存器执行数据发送操作的同时，包括在多个第二页缓冲器中的至少一个中的数据锁存器执行数据转储操作。
非易失性存储器装置及其操作方法

[发明专利]用于闪存器件的感测放大器-CN201980002770.0有效
发明人：畲敏;汤强 -专利权人：长江存储科技有限责任公司
申请日： 2019-11-01 - 公布日： 2021-01-29 - 主分类号： G11C7/06 文献下载
摘要：一种感测放大器，其包括耦合到位线和感测节点的感测电路、耦合到感测节点和感测电路的充电电路、第一电流控制晶体管、具有耦合到第一电流控制晶体管的第一锁存节点和第二锁存节点的反相器电路、以及耦合到第一锁存节点、第二锁存节点和感测节点的输入电路。
用于闪存器件放大器

[发明专利]用于具有宽输入共模范围的改进双尾锁存器的系统及方法-CN202211454366.7在审
发明人： J·E·泰勒 -专利权人：美光科技公司
申请日： 2022-11-21 - 公布日： 2023-08-25 - 主分类号： G11C7/10 文献下载
摘要：本申请案的实施例涉及用于具有宽输入共模范围的改进双尾锁存器的系统及方法。一种存储器装置包含：接口，其接收一或多个时钟信号及一或多个数据信号；双感测级双尾锁存器，其布置于所述接口处。所述双感测级双尾锁存器包含感测级以感测第一信号与第二信号之间的差分电压且分别向第一节点及第二节点提供第一差分电压输出及第二差分电压输出。所述双感测级双尾锁存器包含与所述感测级并联布置且感测所述第一信号与所述第二信号之间的所述差分电压的互补感测级，其中所述互补感测级的第一互补差分输出电压及第二互补差分输出耦合到所述第一节点及所述第二节点。所述双感测级双尾锁存器包含锁存器级以接收来自所述第一节点及所述第二节点的所述输出。
用于具有输入模范改进双尾锁存器系统方法

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